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Lattice Semiconductor
Viterbi Decoder File Hierarchy
Table 3. File Hierarchy
File Name
Parameter Files
vterb_deco_o4_1_00x_params.v
Core Files
vterb_deco_o4_1_00x.ngo
vterb_deco_o4_1_00x.prf
conv_enco_sp_1_00x.ld2
conv_enco_sp_1_00x.lct
Verilog Instantiation Files
vd_wrap.v
vterb_deco_o4_1_00x.v
Testbench Files
tb_vd_wrap_fsim.v
Viterbi Decoder User’s Guide
Description
All con?gurable parameters.
Core database ?le for ORCA ? Series 4 devices.
Core preference ?le for ORCA Series 4 devices.
Core database ?le for ispXPGA ? devices.
Core constraint ?le for ispXPGA devices.
Verilog user design template for synthesis.
Verilog synthesis model for the core.
Testbench for RTL simulation.
IPexpress?
The Lattice IP con?guration tool, IPexpress, is incorporated in the ispLEVER ? software. IPexpress includes a GUI
for entering the required parameters to con?gure the core. For more information on using IPexpress and the
ispLEVER design software, refer to the software help and tutorials included with ispLEVER. For more information
on ispLEVER, see the Lattice web site at: www.latticesemi.com/software.
Implementing a Viterbi Decoder Core Design
Synthesis
For design synthesis, either the OEM synthesis tools included with the ispLEVER software or a third-party synthe-
sis tool can be used. When using an OEM synthesis tool, a design project must be created using the ispLEVER
Project Navigator. For more information on how to create a project using ispLEVER Project Navigator, refer to the
ispLEVER online documentation.
Synthesizing a Design with Synplify ?
1. Launch the Synplify Pro 7.1 Window (Figure 12).
10
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VTEUBLJANF-31.250000 功能描述:31.25MHz CMOS VCXO Oscillator Surface Mount 3.3V 20mA Enable/Disable 制造商:taitien 系列:VT 包装:剪切带（CT） 零件状态:新产品 类型:VCXO 频率:31.25MHz 功能:启用/禁用 输出:CMOS 电压 - 电源:3.3V 频率稳定度:±50ppm 工作温度:-40°C ~ 85°C 电流 - 电源（最大值）:20mA 等级:- 安装类型:表面贴装 大小/尺寸:0.276" 长 x 0.197" 宽（7.00mm x 5.00mm） 高度:0.075"（1.90mm） 封装/外壳:6-SMD，无引线（DFN，LCC） 电流 - 电源（禁用）（最大值）:- 标准包装:1
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